De-multiplexer
Un demultiplexor és un circuit combinacional que només té 1 línia d'entrada i 2 N línies de sortida. Simplement, el multiplexor és un circuit combinacional d'una sola entrada i de múltiples sortides. La informació es rep de les línies d'entrada individuals i es dirigeix a la línia de sortida. A partir dels valors de les línies de selecció, l'entrada es connectarà a una d'aquestes sortides. El demultiplexor és oposat al multiplexor.
A diferència del codificador i el descodificador, hi ha n línies de selecció i 2 n sortides. Per tant, n'hi ha un total de 2 n possibles combinacions d'entrades. El demultiplexor també es tracta com De-mux .
Hi ha diversos tipus de demultiplexadors que són els següents:
1×2 De-multiplexer:
En el demultiplexador 1 a 2, només hi ha dues sortides, és a dir, Y 0 , i Y 1 , 1 línies de selecció, és a dir, S 0 , i entrada única, és a dir, A. En funció del valor de selecció, l'entrada es connectarà a una de les sortides. El diagrama de blocs i la taula de veritat del 1 × A continuació es donen 2 multiplexors.
Diagrama de blocs:
Taula de la veritat:
L'expressió lògica del terme Y és la següent:
I 0 =S 0 '.A
I 1 =S 0 .A
El circuit lògic de les expressions anteriors es mostra a continuació:
1×4 De-multiplexer:
En 1 a 4 De-multiplexer, hi ha un total de quatre sortides, és a dir, Y 0 , I 1 , I 2 , i Y 3 , 2 línies de selecció, és a dir, S 0 i S 1 i entrada única, és a dir, A. Sobre la base de la combinació d'entrades que estan presents a les línies de selecció S 0 i S 1 , l'entrada es connectarà a una de les sortides. El diagrama de blocs i la taula de veritat del 1 × A continuació es mostren 4 multiplexors.
Diagrama de blocs:
Taula de la veritat:
L'expressió lògica del terme Y és la següent:
I 0 =S 1 'S 0 'A
i 1 =S 1 'S 0 A
i 2 =S 1 S 0 'A
i 3 =S 1 S 0 A
El circuit lògic de les expressions anteriors es mostra a continuació:
1×8 De-multiplexer
En 1 a 8 De-multiplexer, hi ha un total de vuit sortides, és a dir, Y 0 , I 1 , I 2 , I 3 , I 4 , I 5 , I 6 , i Y 7 , 3 línies de selecció, és a dir, S 0 , S 1 i S 2 i entrada única, és a dir, A. Sobre la base de la combinació d'entrades que estan presents a les línies de selecció S 0 , S 1 i S 2 , l'entrada es connectarà a una d'aquestes sortides. El diagrama de blocs i la taula de veritat del 1 × 8 desmultiplexadors es donen a continuació.
Diagrama de blocs:
Taula de la veritat:
L'expressió lògica del terme Y és la següent:
I 0 =S 0 '.S 1 '.S 2 '.A
I 1 =S 0 .S 1 '.S 2 '.A
I 2 =S 0 '.S 1 .S 2 '.A
I 3 =S 0 .S 1 .S 2 '.A
I 4 =S 0 '.S 1 '.S 2 A
I 5 =S 0 .S 1 '.S 2 A
I 6 =S 0 '.S 1 .S 2 A
I 7 =S 0 .S 1 .S 3 .A
El circuit lògic de les expressions anteriors es mostra a continuació:
Desmultiplexador 1×8 amb desmultiplexador 1×4 i 1×2
Podem implementar el 1 × 8 desmultiplexador utilitzant un desmultiplexador d'ordre inferior. Per implementar el 1 × 8 desmultiplexador, necessitem dos 1 × 4 desmultiplexadors i un 1 × 2 desmultiplexador. El 1 × 4 multiplexor té 2 línies de selecció, 4 sortides i 1 entrada. El 1 × El demultiplexor 2 només té 1 línia de selecció.
Per obtenir 8 sortides de dades, en necessitem dues 1 × 4 desmultiplexador. El demultiplexador 1×2 produeix dues sortides. Per tant, per obtenir la sortida final, hem de passar les sortides del desmultiplexador 1×2 com a entrada dels dos 1 × 4 desmultiplexador. El diagrama de blocs de 1 × 8 desmultiplexador amb 1 × 4 i 1 × 2 desmultiplexador es mostra a continuació.
1 x 16 De-multiplexer
En el demultiplexor 1×16, hi ha un total de 16 sortides, és a dir, Y 0 , I 1 , …, I 16 , 4 línies de selecció, és a dir, S 0 , S 1 , S 2 , i S 3 i entrada única, és a dir, A. Sobre la base de la combinació d'entrades que estan presents a les línies de selecció S 0 , S 1 , i S 2 , l'entrada es connectarà a una d'aquestes sortides. El diagrama de blocs i la taula de veritat del 1 × 16 desmultiplexadors es donen a continuació.
Diagrama de blocs:
Taula de la veritat:
L'expressió lògica del terme Y és la següent:
I 0 =A.S 0 '.S 1 '.S 2 '.S 3 '
I 1 =A.S 0 '.S 1 '.S 2 '.S 3
I 2 =A.S 0 '.S 1 '.S 2 .S 3 '
I 3 =A.S 0 '.S 1 '.S 2 .S 3
I 4 =A.S 0 '.S 1 .S 2 '.S 3 '
I 5 =A.S 0 '.S 1 .S 2 '.S 3
I 6 =A.S 0 '.S 1 .S 2 .S 3 '
I 7 =A.S 0 '.S 1 .S 2 .S 3
I 8 =A.S 0 .S 1 '.S 2 '.S 3 '
I 9 =A.S 0 .S 1 '.S 2 '.S 3
I 10 =A.S 0 .S 1 '.S 2 .S 3 '
I 11 =A.S 0 .S 1 '.S 2 .S 3
I 12 =A.S 0 .S 1 .S 2 '.S 3 '
I 13 =A.S 0 .S 1 .S 2 '.S 3
I 14 =A.S 0 .S 1 .S 2 .S 3 '
I 15 =A.S 0 .S 1 .S 2 '.S 3
El circuit lògic de les expressions anteriors es mostra a continuació:
Desmultiplexador 1×16 amb desmultiplexador 1×8 i 1×2
Podem implementar el 1 × 16 desmultiplexador amb un desmultiplexador d'ordre inferior. Per implementar el 1 × 16 desmultiplexador, necessitem dos 1 × 8 desmultiplexadors i un 1 × 2 desmultiplexador. El 1 × 8 multiplexor té 3 línies de selecció, 1 entrada i 8 sortides. El 1 × El demultiplexor 2 només té 1 línia de selecció.
Per obtenir 16 sortides de dades, necessitem dos demultiplexadors 1×8. El 1 × El demultiplexor 8 produeix vuit sortides. Per tant, per obtenir la sortida final, necessitem un 1 × 2 desmultiplexador per produir dues sortides des d'una sola entrada. A continuació, passem aquestes sortides tant al demultiplexor com a entrada. El diagrama de blocs de 1 × 16 desmultiplexador amb 1 × 8 i 1 × 2 desmultiplexador es mostra a continuació.
